PGC105 - 6a aula

Pentium Internal Data Cache Pg 4

• MESI ocupa dois bits
• Como o pentium é set associative, direct mapping, faz a conta de módulo e dentro do conjunto, associative
  • Se todas as linhas estiverem ocupadas, usa o LRU
  • Preciso de 1 bit nesta estrutura
• Na mem RAM acontece algo semelhante, uma das possibilidades de ter coerência de cache (estar em dois lugares) é não cachear.
• Pg 15 - PowerPC Evolution
  • Por que escolher PowerPC? Diferentemente do Pentium a patente não foi comercializada
  • O PowerPC é uma família de processadores.
    • É unified: guarda dados e instruções (601)
    • 620. é 8way set associative.
• Pg 16: é simplificada a estrutura. Interface de 128b para o mundo externo.
  • Internamente é todo 128 bits
  • A 30 anos já tinha 3 ALUs, 64 registradores, 64 reg de ponto flutuante
• Pg 17: Usa o protocolo MESI mas acrescenta o estado Allocated. Enquanto no MESI original o automato começa no inválido, ele começa pelo estado A. Sinaliza que não está disponível mas estará proximamente
  • Fica no A até que mova para Shared ou Exclusive
• Pg 18: MESI
  • Começa no A, termina também no A. Acontece na substituição do conteúdo do slot. ** Snoop-read (alguém lendo o barramento - percebeu que tem alguma coisa a ser substituída).
  • Se houver um reload, vai para o estado Share
  • Não afeta o desempenho

Computer Memory Pg 11

• Pg 12 - Operation of two level memories
  • Os diagramas fazem a relação entre dois níveis adjacentes no Datapath
  • Como calcular o tempo médio de resposta de acesso à memória?
    • Quanto maior o hit ratio menor o tempo médio de acesso
• Pg 13 - Pensando em custo
  • Cs - Custo médio da memória do sistema
  • Intenção: Custo médio se aproxime o máximo de C2
  • C1 é muito maior que C2, M1 é muito maior que M2
• Pg 14 - Relative Size of Two levels
  • Ideal de C1/C2: termos uma memória que é bastante grande em relação a C1
  • 1a decisão: qual das curvas adotar?
• Pg 15 - Is there ...
  • 3 perguntas.
• Pg 16: Access Efficiency: T1/Ts
  • Feita a conta T1/Ts, quão próximo de um tempo bom o seu sistema está]
  • Valor ideal: 1
• Pg 17 - Acc Ef x Hit ratio
  • TEm que escolhar a curva
  • Quanto maior o r => pior
  • r = 1 => eficiência lá em cima
  • r = 1000 => eficiência vai depender muito do h
• Pg 18 - Hit ratio x Mem size
  • Quanto maior o hit ratio melhor
  • Abscissa S1/S2: quanto maior S1, mais chances deter um hit ratio

Computer Architecture

CPU Structure and Function

• Processor Organization
  • Neumann - programa armazenado. Função fetch é a que mais caracteriza a máquina pois ela é quem vai dizer o que vai ser feito
• CPU x System Bus
  • Processador não processa dados a não ser de registradores
• Internal Structure of the CPU - ULA
  • Subtração usa complemento e se torna adição
  • Divisão usa deslocamento e se torna multiplicacão
  • Possui uma unidade de controle
• ....
• ....
• Data Flow
  • Data Flow: Fetch Cycle
    • Começa com a UC, ...
  • Data Flow: Interrupt Cycle
  • Dealing with conditional branches (Processadores a disposição)
    • Multiple streams: executa os dois lados do if (pos e neg). Depois que decide executa o lado certo. Não é usado mais
    • Prefetch Branch Target
    • Loop buffers: guarda instruções de loop recentemente usadas. Comuns em processadores cíclicos
    • Branch Prediction: Depende do histórico do comportamento das últimas vezes
    • Delayed Branch: Bem raro. Faz saltos baseado numa condição interna.
    • Branch Prediction (Never taken, Always taken, Opcode, Switch e Hist Table)
  • Branch PRediction Stade Diagram
• Mandar msg caso tenha alguma dúvida